【摘要】本發明公開了一種基于全數字邏輯電路的信道編碼控制系統，其結構由系統時鐘單元、速率切換單元、數據調度單元、糾錯編碼交錯單元、數字量輸入接口單元、系統外圍電路單元等所組成。整個系統采用VHDL語言描述并通過FPGA實現。【專利類型】發明
【專利類型】外觀設計 【申請人】聯想(北京)有限公司 【申請人類型】企業 【申請人地址】100085北京市海淀區上地信息產業基地創業路6號 【申請人地區】中國 【申請人城市】北京市 【申請人區縣】海淀區 【申請號】CN200630145328.9 【申請日】2006-09-27 【申請年份】2006 【公開公告號】CN3678091D 【公開公告日】2007-08-08 【公開公告年份】2007 【授權公告號】CN3678091D 【授權公告日】2007-08-08 【授權公告年份】2007.0 【發明人】何舒榮; 井旭東; 蔡明 【主權項內容】無 【當前權利人】聯想(北京)有限公司 【當前專利權人地址】北京市海淀區上地信息產業基地創業路6號 【專利權人類型】有限責任公司(臺港澳法人獨資) 【統一社會信用代碼】91110108700000458B
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