【專利類型】外觀設(shè)計【申請人】美洛帝實(shí)業(yè)股份有限公司【申請人類型】企業(yè)【申請人地址】中國臺灣高雄市三民區(qū)九如二路255之5號9樓【申請人地區(qū)】中國【申請人城市】臺灣省【申請?zhí)枴緾N200630313694.0【申請日】2006-12-22【
【摘要】 本發(fā)明描述測試DDR DRAM內(nèi)的內(nèi)部數(shù)據(jù)路徑的測試方法及實(shí)施。較壞情況測試序列與該較壞情況測試序列的補(bǔ)碼序列是儲存于存儲器中。該測試序列與其補(bǔ)碼序列是排列于數(shù)據(jù)字內(nèi)，使得在讀出該數(shù)據(jù)字時，該測試序列或是該測試序列的補(bǔ)碼序列是被加到內(nèi)部數(shù)據(jù)路徑的多個的線路連接上。每一測試序列包含多個相同值的邏輯位及緊接著一相反值的邏輯位，用于測試在內(nèi)部數(shù)據(jù)路徑的每個元件上的電荷增加。內(nèi)部數(shù)據(jù)路徑的相鄰元件連接是補(bǔ)碼的測試序列，以最大化電壓差并增加內(nèi)部數(shù)據(jù)路徑的線路元件間的信號耦合。 【專利類型】發(fā)明申請 【申請人】鈺創(chuàng)科技股份有限公司 【申請人類型】企業(yè) 【申請人地址】中國臺灣 【申請人地區(qū)】中國 【申請人城市】臺灣省 【申請?zhí)枴緾N200610145922.7 【申請日】2006-11-23 【申請年份】2006 【公開公告號】CN1988044A 【公開公告日】2007-06-27 【公開公告年份】2007 【授權(quán)公告號】CN100461304C 【授權(quán)公告日】2009-02-11 【授權(quán)公告年份】2009.0 【IPC分類號】G11C29/14 【發(fā)明人】袁德銘 【主權(quán)項(xiàng)內(nèi)容】1.一種用于測試存儲器芯片內(nèi)部數(shù)據(jù)總線的測試模型，其特征在于，包括有： (a)一數(shù)據(jù)路徑，設(shè)置于一存儲器芯片內(nèi)部； (b)該數(shù)據(jù)總線的一第一導(dǎo)電元件，按規(guī)定路線相鄰一第二導(dǎo)電元件，該第二導(dǎo) 電元件按規(guī)定路線相鄰的一第三導(dǎo)電元件，以及該第三導(dǎo)電元件按規(guī)定路線相鄰的 一第四導(dǎo)電元件； (c)一測試模型，其是由相同值及接著一相反值測試位的序列所構(gòu)成；以及 (d)所述測試模型連接到該第一導(dǎo)電元件，同時該測試模型的補(bǔ)碼連接到該第二 導(dǎo)電元件，同時連該測試模型連接到該第三導(dǎo)電元件，同時該測試模型的補(bǔ)碼連接 到該第四導(dǎo)電元件。 【當(dāng)前權(quán)利人】鈺創(chuàng)科技股份有限公司 【當(dāng)前專利權(quán)人地址】中國臺灣 【引證次數(shù)】3.0 【被引證次數(shù)】1 【他引次數(shù)】3.0 【被他引次數(shù)】1.0 【家族引證次數(shù)】17.0 【家族被引證次數(shù)】13
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